该成果由该校格兰杰工程学院材料科学与工程系传授曹庆（Qing Cao）团队完成，其核心思路不是持续在二维平面上缩小器件尺寸，而是将电路“向上建楼”，经由过程单晶硅薄膜的低温层层叠加，构建单芯片三维集成构造。
以前六十年间，摩尔定律所描述的“晶体管数量按期翻倍”一向依附于在一块平面硅片上赓续缩小器件特点尺寸，但如今这一缩放路径正在遭受量子效应和硅材料本身性质的硬性束缚。 曹庆指出，从关键工艺参数如接触栅间距来看，现代工艺中的晶体管“已经很难再变小”，问题不再是工艺意愿，而是“受制于硅的固有材料属性以及量子力学的根本规律”。
在这种背景下，三维集成被视为持续晋升计算密度的重要偏向之一。 经由过程在垂直偏向叠加逻辑与存储单位，芯片设计者不仅可以在同一占板面积内容纳更多晶体管，还能明显缩短层间互连路径，从而进步带宽并降低延迟。 当前家当界已在高带宽存储器（HBM）和AMD的3D V-Cache等产品中采取堆叠芯片技巧，但这些筹划大年夜多依附晶圆或裸片间的键合，受制于穿硅通孔（TSV）的尺寸和对准精度，层间互连密度仍存在天花板。
与现有堆叠技巧不合，曹庆团队采取的是“单片式三维集成”（monolithic 3D integration）思路，即在已完成一层电路和金属互连的基底上，直接在其外面再构建新一层有源单晶硅器件，并经由过程高密度金属通孔实现精细垂直互连。 这一构思经久受制于热预算：传统高机能硅工艺往往须要接近1000摄氏度的高温，而业界广泛认为，一旦第一层电路及金属完成，再加热跨越约400摄氏度就会对既有结构造成弗成接收的毁伤。 为规避这一问题，一些研究转而采取新材料制造上层器件，但这些器件在速度与靠得住性方面广泛不及底层硅，从而影响整体机能。
曹庆团队选择持续应用单晶硅，但改变其“上片方法”。 研究人员起首在供体晶圆上制备超薄的单晶硅纳米膜，将其从晶圆上剥离成自力的自支撑薄膜，再经由过程类似“覆膜机”的卷对卷转移工艺，将这些膜片在不跨越200摄氏度的温度下覆贴到已经加工好的目标晶圆外面。 得益于保持单晶构造，这些薄膜在完成器件加工后表示出与惯例高温工艺硅晶体管邻近的电学特点，同时又相符单片三维集成的严苛热预算请求。
为进一步将工艺温度控制在安然区间，团队还对晶体管架构做出了调剂。 传统CMOS工艺依附多次高温掺杂以形成源漏结区，而该研究采取的是“无结晶体管”（junctionless transistor）筹划，即在堆叠前就对超薄硅膜进行高浓度、平均掺杂，再经由过程栅极对全部沟道进行调控。 超薄沟道厚度有助于实现有效的栅控才能，而高掺杂程度则有利于降低接触电阻，兼顾了导通机能与工艺可实现性。
器件构造的物理形态也是一大年夜优势。 与传统需搬运厚度约500至700微米整片晶圆的堆叠技巧不合，该团队应用的硅纳米膜厚度仅约10纳米。 在这一标准下，硅薄膜可以或许产生柔性曲折，适应基层电路外面的渺小起伏，实现更慎密的贴合，从而削减刚性晶圆键合中常见的闲暇和空洞风险。 研究团队指出，这种形态使工艺流程更简化、成本潜力更低，也更有利于放大年夜到晶圆级量产。
在此基本上，研究团队在单芯片上堆叠了三层电路，每层包含625个晶体管，并经由过程垂直金属互连将三层构造串联成完全电路。 实验成果显示，三层晶体管在输出电流密度等关键指标上与传统高温工艺的块体硅器件相当，同时在芯片范围内表示出优胜的一致性和极高的良率，器件机能还至少比采取替代材料的单片三维器件赶过三到四倍。 基于这些堆叠器件，团队已经实现了三维逻辑电路以及静态随机存取存储器（SRAM）单位的原型验证。
SRAM的示例直不雅表现了三维集成的架构优势。 曹庆表示，以CPU和GPU中广泛应用的静态随机存取存储器为例，传统SRAM须要在同一平面上安排六个晶体管来存储一位信息。 经由过程垂直集成，可以将这六个器件分布到多层中，“就像用高层建筑替代摊大年夜饼的郊区室庐区”，在保持功能不变的前提下大年夜幅缩减占用面积，同时进步层间通信效力。
研究团队强调，这一成果的意义在于“可量产”，而非实验室中的一次性演示。 在今朝展示的三层构造中，器件良率已经达到98%至100%，且器件间机能波动较小。 理论上，该工艺还可以在既有三层之上持续堆叠更多电路层，同时保持较高的速度和一致性，这为将来将工艺移交卸工厂、走向实际半导体临盆线奠定了基本。
该项目依托伊利诺伊大年夜学格兰杰工程学院部属的高机能半导体芯片先辈中间（Center for Advanced Semiconductor Chips with Accelerated Performance）推动，该中间的家当合作伙伴包含IBM、英特尔和台积电等大年夜型芯片企业。 研究人员今朝正筹划将这一单片三维集成单晶硅技巧导入工业级代工体系，若能顺利落地，将来有望在贸易芯片中看到这种“向上长高”的新型三维硅芯片，为摩尔定律在后硅时代寻求新的延展形态。
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