华为更新“韬定律”：细化了麒麟和昇腾演进路线

何庭波提到，欲望将来六至十年，以τ作为核心研发目标的企业、科研团队与家当生态，将主导后续十年的计算家当成长格局。

与以前数十年环绕晶体管几何尺寸赓续缩小的“几何缩微”不合，这一理论提出，以“时光（τ）缩微”替代“几何缩微”作为电子体系持续演进的新目标，经由过程LogicFolding（逻辑折叠）、Unified Bus（同一总线）以及Hi-ONE光互连等技巧，从器件、电路、芯片到体系多个层级持续紧缩旌旗灯号传播时光，实现机能、能效与体系集成度的持续晋升。

7月3日，何庭波在ChinaXiv宣布V2版本。比拟V1版本，新版论文的核心理论并未改变，但弥补了大年夜量实测数据和工程细节，并进一步细化了麒麟处理器和昇腾AI平台将来数年的演进路线。

对于正触及先辈制程物理界线的全球半导体家当而言，这也是此次论文更新最值得存眷的变更之一。

用麒麟验证τ定律

比拟路线图本身，更大年夜的变更来自论文新增的大年夜量工程验证数据。V2版本中新增了Kirin 2026与Kirin9030 Pro在等机能前提下的实测比较，展示两款芯片在雷同机能目标下的电压、功耗及功率密度变更。数据显示，在25℃情况、等机能目标下，Kirin 2026可将供电电压由1.1V降低至0.9V，归一化功耗降低至0.59（即功耗降低41%），同时归一化功率密度降低约5.6%。

比拟V1更多答复“什么是τ定律”，V2版本用更多半据进一步解释这套理论若何落地。

以论文核心提出的三维逻辑折叠为例，V1重要介绍了应用三维堆叠缩短关键路径、降低RC延迟、晋升频率和晶体管密度的根本思路，而V2进一步阐释了这一技巧可以或许实现的关键工程前提。

论文中新增了“Gear Ratio（齿轮比）”概念，用于描述Hybrid Bonding（混淆键合）间距与顶部金属层布线间距之间的关系。论文指出，只有当垂直互连间距与顶部金属层间距足够接近（齿轮比低于3，幻想趋近于1）时，设计空间才能从传统的宏块级离散优化（Discrete Optimization）改变为单位级持续优化（Continuous Optimization）。

这一改变至关重要，它使得EDA对象可以或许将多个主动层视为一个持续的整体、以标准单位粒度进行跨层协同设计，而不再受限于按功能模块强行分层的粗放式做法，从而释放三维堆叠的真正潜力。论文还指出，为实现这一目标，华为在超细间距混淆键合、TSV微缩及叠层精度控制方面经历了多年的工艺开辟尽力。

在V1中，华为已经列出了逻辑折叠驱动下麒麟处理器将来数代的成长筹划，而V2在此基本上新增了晶体管密度与CPU频率的投影曲线图，将CPU机能核心频率、晶体管密度以及逻辑折叠演进纳入加倍完全的量化框架。在移动端，V2明白弥补了TSV从顶层金属慢慢下移至M6层（可释放跨越30%的高层布线资本）、以及从两层向三层、四层多有源层堆叠的演进路径。时光上，华为昇腾Ascend990将在2030年前后引入逻辑折叠。

在业内看来，比拟V1重要展示机能成果，V2弥补了实现这些成果背后的工程束缚、热治理策略与设计办法论，进一步推动τ定律从理论框架逐渐演变为一套可以持续验证的芯片设计办法。

从芯片到AI集群

除了移动终端之外，V2版本另一项值得存眷的变更，是加倍完全地说清楚明了τ定律若何从单颗芯片扩大到全部AI计算体系。

在具体实现路径上，更新后的论文经由过程新增的多张示意图进一步阐述了Unified Bus、Hi-ONE以及3D Folding三项技巧在体系中的分工与协同，三项技偶合营感化于不合层级的τ优化，形成从芯片、互连到AI集群的体系级协同设计。

华为认为，跟着大年夜模型持续演进，AI体系面对的瓶颈已经不再只是单颗芯片的计算才能，而是计算、互连、存储、供电等多个层级的成长速度逐渐掉衡。将来AI基本举措措施若要持续晋升机能，须要从体系层面持续紧缩时光常数τ，而不仅依附单一制程节点的演进。

此外，在V1版本中，华为还明白提出了包含适配三维逻辑划分的EDA对象链、晶圆间工艺误差补偿、垂直互连开销、体系能耗以及新型基准测试办法等一系列待解决的关键问题。同时在V2中弥补了热感知设计策略及其对应的功率密度实测数据。

截至发稿时，该论文在ChinaXiv平台上的点击量已跨越26万次，下载量跨越5万次。

值得留意的是，华为在两个版本的论文中并未将τ定律描述为一套已经成熟的解决筹划，而是将其定位为一个仍在持续演进、须要全家当链协同的工程体系。

“将来十年技巧成长框架已然清楚，仍存在诸多待解难题，仅笔据一企业无法霸占。对象链、行业标准、机能基准、器件物理、贸易模型等范畴，都须要全行业协同共创。”何庭波说。