报道指出，Panther Lake-H 的 SoC 小芯片采取 Intel 18A 工艺制造。 在面向主流轻薄本的 Panther Lake-H 版本中，图形小芯片内集成 4 个 Xe 核心，并基于 Intel 3 工艺打造；而面向无独显机型、强调核显机能的超便携 Panther Lake-U 版本，则应用拥有 12 个 Xe 核心的更大年夜图形小芯片，并转向台积电 N3E 工艺。 I/O 小芯片持续应用沿自 Arrow Lake 的台积电 N6 工艺节点。
从物理构造来看，Panther Lake-H 共由四个小芯片构成：一块基于 Intel 22 nm 工艺的基底小芯片充当“中介层”（interposer），负责为上方小芯片之间供给高密度微型互连；其上依次堆叠计算小芯片、图形小芯片以及 I/O 小芯片。 因为三块核心小芯片在构造上“连为一体”但整体轮廓并非规矩矩形，英特尔经由过程额外填充的“填充硅片”（Filler tiles）将其外形补齐，确保全部封装顶部呈规矩矩形，以便散热器平均贴合。
计算小芯片是整颗处理器中面积最大年夜的部分，其尺寸约为 14.32 mm × 8.04 mm，总面积约 115 平方毫米。 该区域内集成了 16 个 CPU 核心，采取 6 个 Cougar Cove 机能核心（P 核）+ 8 个 Darkmont 高能效核心（E 核）+ 4 个低功耗岛 E 核的组合。 主计算集群由 6 个 P 核和两组 E 核集群构成，经由过程环形总线（ringbus）互联，并共享 18 MB 的三级缓存（L3）。
在缓存设备方面，每个 Cougar Cove P 核自带 3 MB 二级缓存（L2），两组 Darkmont E 核集群则分别共享 4 MB L2（每组 4 核共享）。 处于低功耗岛的 E 核虽位于同一计算小芯片上，但不直接接入主计算集群的环形总线，而是经由过程片内交换构造与主集群通信。 频率方面，P 核最高睿频可达 5.10 GHz，主 E 核最高 3.80 GHz，而低功耗岛 E 核基本频率更低、最高晋升至 3.70 GHz，同样以 4 核一组，共享 4 MB L2 缓存。
除 CPU 核心外，计算小芯片还集成了主内存控制器，其前端配备 8 MB 容量的“内存侧缓存”，以缓冲与内存之间的数据拜访。 内存 I/O 部分支撑双通道 DDR5 与 LPDDR5X，数据传输速度最高可达 9600 MT/s。 此外，这一小芯片还容纳了英特尔新一代 NPU 5 神经收集单位，包含 3 个神经计算引擎（NCE），每个引擎配备 1.5 MB 缓存，总计 4.5 MB 片上工作缓存，用于本地 AI 推理义务。 残剩的芯片空间则很可能用于安排媒体编解码引擎和显示控制引擎等核显关键单位。
图形小芯片部分，报道展示的是基于台积电 N3E 工艺的较大年夜版本，其物理尺寸约为 8.14 mm × 6.78 mm，总面积约 55.18 平方毫米。 这块芯片集成了 GPU 前端逻辑、12 个 Xe 核心以及 16 MB 二级缓存。 Panther Lake 所采取的核显架构归属于 Xe3 “Celestial” 系列，这也是英特尔新一代面向高能效图形与 AI 负载的集显架构。
I/O 小芯片则出现出一条狭长的条状构造，尺寸约为 12.44 mm × 4 mm，总面积接近 49.76 平方毫米，并持续采取台积电 N6 工艺制造。 该区域集成了 PCIe 根控制器以及完全的 Thunderbolt 5 / USB4 v2 主机路由器。 官方给出的 I/O 才能包含：4 条 PCIe 5.0 通道、8 条 PCIe 4.0 通道、2 个 Thunderbolt 5 接口，以及一套集成的 Wi‑Fi 7 + 蓝牙 5.4 无线控制器。
整体来看，Core Ultra Series 3 “Panther Lake-H” 在延续多小芯片封装路线的同时，经由过程 18A、Intel 3 与台积电 N3E/N6 等多工艺协同，以及 CPU、大年夜核显与 NPU 深度整合，为下一代轻薄本与高机能移动平台供给了更细分的机能与能效组合。 对于 OEM 厂商而言，这种更灵活的 SoC/图形/I/O 拆分筹划，有望为不合价位和定位的笔记本产品线带来加倍精细的规格搭配空间。
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